電路圖 Lint 引擎
執行超越原生 ERC 的局部規則違規和最佳實務問題諮詢檢查。
檢查項目
- 無 NOERC 指令的未連接腳位
- 有 NOERC 的未連接腳位（稽核軌跡）
- 未套用 ERC 檢查的網路
- 已連接至網路的 NC（無連接）腳位
- 腳位連接異常
輸出
腳位連接報告，含分類結果和摘要計數。
元件庫模型評估
對電路圖元件庫模型品質進行字母評分，記錄需改善的領域，確保一致性，並建立元件庫品質基準。
評估項目
- IC 腳位電氣屬性（輸入/輸出/雙向/電源）
- 遮蔽連接器模型完整性
- 元件啟發式規則驗證
- Footprint 指定
- 3D 模型可用性
- 模擬模型可用性
輸出
元件庫品質摘要，含字母評分、驗證啟發式規則圖例、逐元件稽核及 footprint/模型清單。
電路圖審查引擎
評估跨圖紙和跨介面的一致性，包括跨越多張圖紙和功能邊界的檢查。
檢查項目
- ERC 排除稽核
- 未連接和未標記的腳位
- EMC 設計檢查（連接器外殼接地）
- LSSI（低速串列介面）使用：I2C、SPI、JTAG、Microwire
- HSSI（高速串列介面）使用
- 非揮發性記憶體介面和限制條件
- 部分介面偵測（未完全偵測的網路）
輸出
低速串列介面報告、記憶體介面分析（含完整和不完整介面標記）、EMC 設計檢查報告。
文件產生引擎
產生從電路圖衍生的文件成品，可直接納入正式文件套件。
產生項目
- 連接器腳位及信號名稱和描述
- 對應連接器交叉參照及製造商和料號
- 信號表
- 測試點表及實體尺寸
- 元件說明及 PCB footprint 指定
- 3D 和模擬模型清單
- 開關文件和配置表
- 依目標裝置的 JTAG 連接器指定
輸出
連接器腳位章節、開關文件、元件清單表 — 全部格式化以納入設計文件或製造套件。
DFT 引擎
審查電路圖層級的測試意圖，以支援可測試性設計規劃和邊界掃描開發。
檢查項目
- 設計中的測試點覆蓋率
- 電源軌測試點
- 程式燒錄介面測試點（JTAG、SWD）
- 振盪器輸出致能測試點
- 探針存取考量
- 需要 Kelvin 測試的電阻
- 固定連接的致能和輸出
- 開關 DFT 分析
輸出
依類別組織的實體測試點 DFT 報告：電源軌、程式燒錄介面、振盪器 OE、Kelvin 電阻。測試點依圖紙和匯總索引。
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