Schaltplan-Lint-Engine
Führt beratende Prüfungen für lokalisierte Regelverletzungen und Best-Practice-Probleme über natives ERC hinaus durch.
Was geprüft wird
- Nicht verbundene Pins ohne NOERC-Direktive
- Nicht verbundene Pins mit NOERC (Prüfprotokoll)
- Netze ohne angewandte ERC-Prüfungen
- NC-Pins (No Connect), die mit Netzen verbunden sind
- Pin-Konnektivitätsanomalien
Ausgabe
Pin-Konnektivitätsbericht mit kategorisierten Befunden und Zusammenfassungszählungen.
Bibliotheksmodell-Bewertung
Bewertet die Qualität von Schaltplan-Bibliotheksmodellen mit Buchstabennoten, um Verbesserungsbereiche zu dokumentieren, Einheitlichkeit durchzusetzen und eine Baseline der Bibliotheksqualität zu etablieren.
Was bewertet wird
- Elektrische Eigenschaften von IC-Pins (Eingang/Ausgang/Bidirektional/Versorgung)
- Vollständigkeit des abgeschirmten Steckermodells
- Bauteilvalidierung gegen Heuristiken
- Footprint-Zuweisungen
- Verfügbarkeit von 3D-Modellen
- Verfügbarkeit von Simulationsmodellen
Ausgabe
Bibliotheksqualitäts-Zusammenfassung mit Buchstabennoten, Validierungsheuristik-Legende, Bauteil-für-Bauteil-Audit und Footprint-/Modell-Inventar.
Schaltplanprüfungs-Engine
Bewertet blattübergreifende und schnittstellenübergreifende Konsistenz, einschließlich Prüfungen, die mehrere Blätter und funktionale Grenzen umfassen.
Was geprüft wird
- ERC-Ausschluss-Audit
- Nicht verbundene und nicht markierte Pins
- EMV-Designprüfungen (Steckergehäuse-Erdung)
- LSSI-Nutzung (Low-Speed Serial Interface): I2C, SPI, JTAG, Microwire
- HSSI-Nutzung (High-Speed Serial Interface)
- Nicht-flüchtige Speicherschnittstellen und Einschränkungen
- Erkennung partieller Schnittstellen (nicht vollständig erkannte Netze)
Ausgabe
Low-Speed Serial Interfaces-Bericht, Speicherschnittstellenanalyse (mit vollständigen und unvollständigen Schnittstellenmarkierungen), EMV-Designprüfungsbericht.
Dokumentations-Engine
Generiert aus dem Schaltplan abgeleitete Dokumentationsartefakte, die direkt in formale Dokumentationspakete aufgenommen werden können.
Was generiert wird
- Stecker-Pinouts mit Signalnamen und Beschreibungen
- Gegenstecker-Querverweise mit Hersteller und Teilenummer
- Signaltabellen
- Testpunkttabellen mit physischer Größe
- Bauteilbeschreibungen mit PCB-Footprint-Zuweisungen
- 3D- und Simulationsmodell-Inventar
- Schalter-Dokumentation und Konfigurationstabellen
- JTAG-Steckerzuweisungen nach Zielbauteil
Ausgabe
Stecker-Pinouts-Abschnitt, Schalter-Dokumentation, Bauteil-Inventartabellen — alles formatiert zur Aufnahme in Designdokumentation oder Fertigungspakete.
DFT-Engine
Prüft die Testabsicht auf Schaltplanebene zur Unterstützung der Design-for-Test-Planung und Boundary-Scan-Entwicklung.
Was geprüft wird
- Testpunktabdeckung über das gesamte Design
- Versorgungsnetz-Testpunkte
- Programmierschnittstellen-Testpunkte (JTAG, SWD)
- Oszillator-Output-Enable-Testpunkte
- Überlegungen zum Tastmessungszugang
- Widerstände, die Kelvin-Messung erfordern
- Fest beschaltete Enables und Ausgänge
- Switch-DFT-Analyse
Ausgabe
Physischer Testpunkt-DFT-Bericht nach Kategorie geordnet: Versorgungsnetze, Programmierschnittstellen, Oszillator-OE, Kelvin-Widerstände. Testpunkte nach Blatt und gesamt indexiert.
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