為什麼選擇 Tomachie？
工程師離職、公司被併購、承包商輪換。新人接手了別人十五頁的設計卻沒有任何文件。
Tomachie 呈現設計中的內容，讓下一位工程師不必從零開始 — 也讓原始設計者擁有他們從不需要手動編寫的文件。
三項能力讓 Tomachie 與眾不同。生成式 DFT 會在布局開始之前自動插入測試點，以達成您的 stuck-at 故障覆蓋率目標。語義稽核跨元件追蹤阻抗路徑、將 JTAG 鏈路與 BSDL 進行比對驗證，並捕捉人工審查漏掉的元件庫錯誤。PCOLA-SOQ 評分以字母等級（A–F）為製造風險做量化，依據來自真實世界的可測試性指標。
您知道自己的設計很好 — 用 Tomachie 分數向利害關係人證明它。每次分析都會產生一個百分制的分數，並詳列需要改動哪些地方才能提升排名。如果您願意，您的最高分數會與頂尖設計師一同顯示在我們的統計頁面上。
生成式 DFT：自動調校故障覆蓋率
大多數 ERC 工具只會抱怨，Tomachie 則直接動手。設定目標，拿回一份強化後的設計。
目標導向覆蓋
設定您的 stuck-at 故障覆蓋率或 PCOLA-SOQ 目標百分比。Tomachie 會判斷哪些網路需要測試點，以及需要加入多少測試點才能達到目標。
自動化插入
測試點元件直接放置於您的電路圖檔案中 — 原生 Altium 符號、原生 KiCad 符號。無需以逐個焊墊的方式手動猜測。修改後的專案回傳時即可直接開啟。
為布局預留空間預算
在電路圖階段加入測試點，讓布局從一開始就能掌握明確的封裝數量。不再有後期布線壅塞，也不會因為後期硬塞測試點而犧牲訊號完整性。
當您第一次帶著目標執行 Tomachie 時，您修改後的電路圖會連同已就位的測試點一起回傳。用 Altium 或 KiCad 開啟它 — 工作已經完成。
報告內容
- 設計摘要
- 腳位連接報告
- 記憶體介面分析
- 低速串列介面
- 連接器腳位
- 實體測試點 DFT
- EMC 設計檢查
- 電路圖元件庫品質
- 開關文件
- HSSI / Differential Pair Analysis
- Boundary Scan / JTAG Chain Validation
- PCOLA-SOQ Scoring
分析引擎
電路圖 Lint 引擎
Semantic auditing beyond native ERC — catches mischaracterized pins, broken impedance paths, and property errors invisible to standard rule checks.
元件庫模型評估
對元件庫模型品質進行字母評分，確保設計中的一致性。
電路圖審查引擎
跨圖紙一致性、介面驗證、EMC 檢查、LSSI/HSSI 使用。
文件產生引擎
連接器腳位、信號表、測試點表、元件摘要。
DFT 引擎
生成式 design-for-test：設定您的 stuck-at 故障覆蓋率或 PCOLA-SOQ 目標百分比，Tomachie 就會將測試點元件自動插入您的電路圖。預測 AXI、AOI、ICT、飛針測試與邊界掃描的覆蓋率。回傳可進入布局階段的修改後專案。