ทำไมต้อง Tomachie?
วิศวกรลาออก บริษัทถูกซื้อกิจการ ผู้รับเหมาหมุนเวียน พนักงานใหม่รับช่วงต่อวงจรสิบห้าแผ่นจากความคิดของคนอื่นโดยไม่มีเอกสาร
Tomachie ดึงสิ่งที่อยู่ในการออกแบบออกมาเพื่อให้วิศวกรคนต่อไปไม่ต้องเริ่มจากศูนย์ — และเพื่อให้ผู้ออกแบบต้นฉบับมีเอกสารที่ไม่เคยต้องเขียน
ความสามารถสามประการที่ทำให้ Tomachie แตกต่าง DFT แบบ generative แทรกจุดทดสอบโดยอัตโนมัติเพื่อให้ถึงเป้าหมายการครอบคลุมความผิดพลาดแบบ stuck-at ก่อนเริ่มขั้นตอน layout การตรวจสอบเชิงความหมายติดตามเส้นทางอิมพีแดนซ์ระหว่างอุปกรณ์ ตรวจสอบความถูกต้องของ JTAG chain เทียบกับ BSDL และจับข้อผิดพลาดของไลบรารีที่การรีวิวโดยมนุษย์มองข้าม การให้คะแนน PCOLA-SOQ แปลงความเสี่ยงในการผลิตของคุณเป็นเกรดตัวอักษร (A–F) โดยอิงตามเมตริกความสามารถในการทดสอบจากโลกจริง
คุณรู้ว่าการออกแบบของคุณดี — พิสูจน์ให้ผู้มีส่วนได้ส่วนเสียเห็นด้วยคะแนน Tomachie การวิเคราะห์ทุกครั้งจะให้คะแนนเต็ม 100 พร้อมรายละเอียดว่าต้องเปลี่ยนอะไรบ้างเพื่อให้ได้อันดับที่สูงขึ้น หากต้องการ คะแนนสูงสุดของคุณจะถูกเผยแพร่บนหน้าสถิติของเราร่วมกับนักออกแบบอันดับต้น ๆ
Generative DFT: ปรับการครอบคลุมความผิดพลาดโดยอัตโนมัติ
เครื่องมือ ERC ส่วนใหญ่ได้แค่ร้องเรียน Tomachie ลงมือทำ กำหนดเป้าหมาย แล้วรับการออกแบบที่แข็งแกร่งขึ้นกลับมา
การครอบคลุมแบบมีเป้าหมาย
กำหนดเปอร์เซ็นต์เป้าหมายสำหรับการครอบคลุมความผิดพลาดแบบ stuck-at หรือ PCOLA-SOQ ของคุณ Tomachie จะคำนวณว่า net ใดต้องมีจุดทดสอบและต้องเพิ่มจำนวนเท่าใดเพื่อให้ถึงเป้าหมาย
การแทรกอัตโนมัติ
ชิ้นส่วนจุดทดสอบถูกวางลงในไฟล์วงจรของคุณโดยตรง — สัญลักษณ์ดั้งเดิมของ Altium และสัญลักษณ์ดั้งเดิมของ KiCad ไม่ต้องเดาด้วยมือทีละ pad โครงการที่แก้ไขแล้วจะถูกส่งกลับพร้อมเปิดใช้งาน
งบประมาณพื้นที่สำหรับ layout
การเพิ่มจุดทดสอบในขั้นตอนวงจรทำให้ layout ทราบจำนวน footprint ที่แน่นอนตั้งแต่เริ่มต้น ไม่มีการแออัดของการเดินสายในช่วงท้าย ไม่ต้องยอมประนีประนอมเรื่องความสมบูรณ์ของสัญญาณเนื่องจากต้องยัดเยียดจุดทดสอบในภายหลัง
ครั้งแรกที่คุณรัน Tomachie พร้อมกำหนดเป้าหมาย วงจรที่แก้ไขของคุณจะถูกส่งกลับพร้อมจุดทดสอบที่วางเรียบร้อยแล้ว เปิดใน Altium หรือ KiCad — งานเสร็จสิ้น
เนื้อหารายงาน
- สรุปการออกแบบ
- รายงานการเชื่อมต่อพิน
- การวิเคราะห์อินเทอร์เฟซหน่วยความจำ
- อินเทอร์เฟซซีเรียลความเร็วต่ำ
- พินเอาต์คอนเนกเตอร์
- DFT จุดทดสอบทางกายภาพ
- การตรวจสอบการออกแบบ EMC
- คุณภาพไลบรารีวงจร
- เอกสารสวิตช์
- HSSI / Differential Pair Analysis
- Boundary Scan / JTAG Chain Validation
- PCOLA-SOQ Scoring
เครื่องมือวิเคราะห์
ดูเอกสารเครื่องมือโดยละเอียด →
เครื่องมือ Schematic Lint
Semantic auditing beyond native ERC — catches mischaracterized pins, broken impedance paths, and property errors invisible to standard rule checks.
การประเมินโมเดลไลบรารี
ให้เกรดตัวอักษรสำหรับคุณภาพโมเดลไลบรารี บังคับใช้ความสม่ำเสมอทั่วทั้งการออกแบบ
เครื่องมือรีวิววงจร
ความสอดคล้องข้ามแผ่น การตรวจสอบอินเทอร์เฟซ การตรวจสอบ EMC การใช้งาน LSSI/HSSI
เครื่องมือสร้างเอกสาร
พินเอาต์คอนเนกเตอร์ ตารางสัญญาณ ตารางจุดทดสอบ สรุปชิ้นส่วน
เครื่องมือ DFT
การออกแบบเพื่อการทดสอบแบบ generative: กำหนดเปอร์เซ็นต์เป้าหมายการครอบคลุมความผิดพลาดแบบ stuck-at หรือ PCOLA-SOQ แล้ว Tomachie จะแทรกชิ้นส่วนจุดทดสอบลงในวงจรของคุณโดยอัตโนมัติ คาดการณ์การครอบคลุม AXI, AOI, ICT, flying probe และ boundary scan ส่งคืนโครงการที่แก้ไขแล้วพร้อมสำหรับ layout